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Evaluación de fallas eléctricas en semiconductores

Resumen: En este repaso se cubrirá un rango completo de la actividad de análisis de fallasen la industria de semiconductores incluyendo filosofías para las organizaciones de análisis de fallas. Será analizado el impacto de las tecnologías y herramientas del futuro a fin de poder prepararse para el análisis de fallas en el nuevo milenio. Se le han dado diversos significados al término Análisis de Fallas (FA) dependiendo el contexto que se describe.
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Autor: Gustavo López Badilla,

RESUMEN
En este repaso se cubrirá un rango completo de la actividad de análisis de fallasen la industria de semiconductores incluyendo filosofías para las organizaciones de análisis de fallas. Será analizado el impacto de las tecnologías y herramientas del futuro a fin de poder prepararse para el análisis de fallas en el nuevo milenio. Se le han dado diversos significados al término Análisis de Fallas (FA) dependiendo el contexto que se describe. 

Últimamente abarca el análisis de equipo de Circuitos Integrados (IC) los cuales han fallado cualitativamente a la hora de pruebas, evaluaciones de ingeniería y en aplicaciones del consumidor. Podemos pensar en el Análisis de Fallas, como fallas físicas o eléctricas aisladas para determinar aspectos en los procesos de diseños actuales. 

Sin importar la perspectiva, el Análisis de Fallas es una actividad que involucra muchas personas operando estratégicamente es una corporación. Hay varios subprocesos claves que comprenden el proceso completo de Análisis de Fallas. Estos son: Caracterización y Verificación Eléctrica, Aislamiento del sitio de Falla, Dividir en procesos, Caracterización del Defecto y Acción Correctiva.

RETOS DEL NUEVO MILENIO FA
El análisis de fallas es una operación altamente valorada por las mejoras que trae a la fabricación mientras que al mismo tiempo, reduce los costos de lo circuitos Integrados en la industria de semiconductores. La Fallas pueden ocurrir en cualquier etapa el desarrollo, control de calidad, fabricación y aplicación de un CI, sin embargo, los resultados concluyentes de un Análisis de Fallas son críticos para la resolución efectiva de problemas en todas estas fases, Aunque existe grandes desarrollos de nuevas herramientas y técnicas, el curso de la industria de semiconductores demanda a la habilidad de localizar e identificar defectos en circuitos densos. 

La tecnología de los semiconductores apunta a un n٠mero de direcciones que tiene un un impacto significativo capacidades de FA. El tamaño de los transistores, las dimensiones del cableado interconector, y los voltajes de las fuentes de poder se han comenzado a reducirse. Por el contrario, , la velocidad de los chips, la densidad de los alambres, el n٠mero de capas interconectados, y el número de entradas/salidas se ha incrementado. El Mapeo de Semiconductores de la Tecnología Nacional bianual, provee una foto detallada de las necesidades de la industria. La Tabla I sintetiza la llave para el análisis de fallas extraída del mapa de (SIA) “ Asociación de la Industria de Semiconductores”. 

La intención del Mapa es proveer anticipadamente información general de las capacidades que serán requeridas hasta el año 2007 en el área de Semiconductores complementarios (óxido – metal). Los CI con características más pequeñas, más altas velocidades de operación, y más bajas fuentes de poder, naturalmente serán más sensibles a defectos más sutiles. Los defectos que no son bastante prominentes para afectar la operación de geometrías más grandes, tendrán un impacto significativo en tanto continúen los avances en IC. Mientras que la sutilidad de las fallas aumenta, la habilidad de encontrarlas disminuye. El análisis de Fallas se compara con el hecho de buscar una aguja en medio de la paja, y en este caso, la paja crece, y la aguja se va haciendo más pequeña. 

Los desarrollos de equipos de tecnología. Continúan empujando las capacidades de FA a su límite. Los diferentes métodos de empaques también imponen limitaciones a la habilidad del analista para localizar defectos físicos. Tecnologías de empaque como “slip-chip”, que ponen en medio circuitos activos entre el de silicón y el portador cerámico o plástico, se están convirtiendo más y más predominantes. Un gran número de técnicas de laboratorio tradicionales se están convirtiendo en obsoletas con estos nuevos paquetes.

La llave de los desafíos para las capacidades futuras del Análisis de fallas, será desarrollar técnicas de aislamiento del sitio de fallas, para partes densas de slip-chip, mecanismos de falla sutil, velocidades de operación de gigahertz. Otros desafíos impuestos por la comunidad de FA son: limitaciones del aumento de tiempo, efectos perdidos de impedancia, desafíos en costos de arreglo e interconexiones, la necesidad de nuevas herramientas y métodos de montaje, inaccesibilidad (nodos, signos), aislamiento del sitio de falla, De-procesar, comunicación y navegación. 

El mercado demanda la meta de mejor calidad y certeza (menos tazas de falla), y mejor y más rápida resolución de fallas conllevando a acciones correctivas efectivas. Un cambio en el paradigma se apreció en la formación del Forum de Análisis del Producto (PAF) bajo los auspicios de Cónsul de Calidad SEMATECH. Este forum provee una plataforma para los profesionales de Análisis de Fallas de Semiconductores, y miembros de compañías para proponer soluciones a asuntos comunes que afectan la terminación satisfactoria del análisis y finalmente la satisfacción del cliente. Para entender completamente los desafíos de FA, se deben examinar los subprocesos. 

Los procesos de FA pueden como una progresión lineal de 5 diferentes etapas, como se ilustra en la figura 2. El mapa del camino de FA es contingente sonre la adaptación exitosa de cada una de estas fases. 

I.- Verificación de Falla y prueba eléctrica:
- Análisis No-Destructivo.
- Descapsulación. (volver a probar)

II.- Aislamiento de sitio de Falla

III.-Desprocesar 

IV.- Micro estructura / Microtografía.
- Análisis elemental.

V.- Reporte de Datos FA.
- Recuperación de lo almacenado y transmisión.
- Causa Raíz/ Acción Correctiva.
- Otros
- Automatización FA.
- Firma de Base FA.

LA VERIFICACIÓN DE FALLA Y PRUEBA ELÉCTRICA
La primera etapa en el proceso de Análisis de Falla, es valorar la validez de la falla. Las metas en este proceso no sólo son proveer verificación de la falla, sino también el aislamiento del sitio de falla cuando sea posible. La caracterización eléctrica inicial, usualmente ocurre en la producción de ATE (Equipo de prueba Automática), y estos resultados se verifican usando un banco de prueba en el laboratorio. 

Para artefactos empacados, el ATE seguirá siendo el método de elección estimulación y verificación eléctrica. Algunos diseños como el slip chip requieren de soluciones más creativas y otras técnicas para identificar las fallas. LA figura 3. muestra los cursos en pruebas eléctricas y caracterizaciones. Las soluciones de diseño, tales como el diseño de Scanner de Nivel sensitivo (LSSD) de la compañía IBM, incorporada a su tecnología C-4 probará la necesidad de aislar las fallas suficientemente en los regimenes del flip chips . 

Este enfoque hace posible diagnosticar y aislar fallas usando solamente la información recolectada en las entradas/salidas de los pins del equipo. Esto se logra haciendo hilos de picaportes (latches) a través del chip para permitir controlar y observar los bloques lógicos internos. Usando la metodología de diseño para prueba (DFT), se puede proveer aislamiento a algunas redes en su equipo. TI también ha desarrollado arquitecturas de escaneo. Estas incluyen (MSPD) diseño para Escaneo de Puerto Modular, el cual permite modular acceso a diseños con muchos dominios de escaneo. 

Recientemente, TI ha utilizado software basado en herramientas de diagnostico llamado FastScan (Escaneo Rápido) en diagnosticos de falla de CI. Esta herramienta realiza diagnósticos simulando fallas seleccionadas para determinar el conjunto de fallas que sean más parecidas a las fallas actuales. 

PASOS INTERMEDIOS: ANALISIS NO-DESTRUCTIVO (Externo)
Antes de la localización y caracterización de las fallas hay dos pasos intermedios del proceso que deben ser completados. Estos pasos so No-destructivos (externos) análisis de paquete y Descapsulación. La mayor preocupación de esta área es el paquete de (BGA) Arreglo Ball Grid (Cuadrilla Bola), con preocupaciones para aquellos con conexiones slip chip internas. 

Herramientas sofisticadas de rayos-x y microscopia de escaneo acústico (SAM) han sido comprobados ser opciones valiosas para este contexto. Los transductores de las estaciones de trabajo SAM de alta frecuencia (>150MHz) han sido capaces de penetrar estos paquetes densos para proveer imágenes excelentes de la micro estructura del paquete. La figura 4. muestra el curso de la técnica de análisis no destructivo. Otra clave para aislar la falla exitosamente es desarrollar técnicas de acceso a los chips (astillas), en particular, descapsular.

El método de grabar a chorro de agua ( Jet Etch) ha sido una opción adecuada por muchos años y para varios diseños actuales como tecnologías de vinculación de cables (BGA) han sido exitosamente decapsuladas utilizando esta tecnología. La figura 5. muestra el curso del equipo de la tecnología de descapsulación. Algunos diseños más complejos como el de unión de slip chip BGA, han creado más retos para el acceso a chips. Anteriormente, algunos procesos requerían de reempacar a fin de terminar el análisis en ciertas áreas. 

Las metodologías actuales, requieren retirar el lado posterior del depósito de silicón de calor. Después, la parte posterior se puede pulir y hacerse más delgada para la adquisición de signos a través del silicón, o también la reducción del grosor del silicón puede hacerse químicamente removiéndolo vía láser.

AISLAMIENTO DE SITIO DE FALLA
Determinar el mecanismo de falla de una pieza con fallas eléctricas, requiere el aislamiento del lugar físico exacto del sitio de falla. Los métodos de localización de falla que detectan mecanismos de fallas comunes caen radican en dos grandes categorías. La primera es el diagnóstico basado en –software-, el cual implica el uso de simulación y áreas de datos. 

El segundo es diagnóstico basado en –hardware- los cuales se basan en los efectos físicos secundarios, tales como luz (fotones), calor, o la radiación de los rayos electrón/ión. Ya que los fotones inducidos tienen energía que abarca desde el infrarrojo (IR) hasta la región visible. La figura 6. muestra las opciones del diagnóstico para el aislamiento del sitio de falla en relación al diseño y a la accesibilidad de cada aparato. 

Las técnicas del diagnóstico basado en –software- se usan para aparatos complejos, y se adquieren la localización probable de la falla usando técnicas de simulación de fallas y datos del diseño de los chips. El diagnóstico actual se da en dos diferentes enfoques. Uno de los enfoques utiliza diccionarios de fallas pre-calculados y el otro enfoque implementa técnicas de simulación de falla post-prueba. 

Los diccionarios de fallas pre-calculadas, típicamente se forman durante el desarrollo al simular fallas en todos los nodos conocidos del circuito y anotando las salidas esperadas para cada tipo de falla. La técnica basada en el software incluye simulación post-prueba, en donde sólo se analizan las salidas de circuitos sospechosos, reduciendo en gran medida el tiempo de computo. 

Los diseñadores pueden aumentar los resultados de estas técnicas estructurando el aparato para la máxima observación en las salidas. En la ausencia de diagnóstico por software, los diagnósticos de hardware se utilizan bastante en el diagnóstico y aislamiento de las tres principales anomalías eléctricas inducidas por defectos físicos: corriente, voltaje y frecuencia/cronometraje. 

Para las fallas de corriente, usualmente, los sitios de falla se asocian con la emisión de fotones o con la emisión de defectos, la emisión microscópica de fotones (PME) la técnica de detección de derrame de corriente más utilizada. En contraste, los sitios de falla de generación de calor se localizan por medio de técnicas térmicas tales como termografía de cristal líquido. Estas técnicas dependen de los aumentos de temperatura inducidos por medio de disipación de energía dentro del circuito.

AUTOR
M.C. Gustavo López Badilla, ITM, Mexicali
e-mail:glopezbadilla@yahoo.com

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